立即下载 知乎日报 每日提供高质量新闻资讯

手上的「微波炉」: 史上最大芯片诞生

图片:FirmBee / CC0

本篇文章来自 8 月 23 日知乎晚报 

如何看待比 iPad 还大的史上最大芯片问世? 功耗比电磁炉还高有什么用?

lolicon,朕就是这操汉子就是这操秉性就是这操皇帝尔等大臣若不屌朕朕再不屌尔等也勉之

其实这玩意属于现在热门的超越摩尔定律的发展路径。大约 20 年前,人们用 180nm 工艺在一颗芯片里塞了 2-3 亿颗晶体管,目前人们可以用 7nm 工艺在一颗芯片里塞下接近 400 亿颗晶体管。那么如果未来十年人们需要在在一颗芯片里塞下五到六万亿颗晶体管,需要怎么实现呢,直线思维就是用 0.3-0.5nm 工艺……

换个思路,20 年前的大芯片,面积大概在 100 多个平方毫米,目前的顶级大芯片面积可能达到 800 平方毫米,那么我们能不能做一颗 45000 平方毫米的芯片来容纳这计划中的五到六万亿个晶体管呢。答案就是这颗芯片了。

----------------- 我是晚上更新的分割线 --------

说句题外话,开发芯片的这家公司一定有 DARPA 的早期投资,目前也一定接受着 DARPA 的资助。

很简单啊,确实有它的用途,目前的人工智能等领域中有不少计算非常的并行,适合用大量的简单运算核来处理,需要大量的延迟很小的内存(带宽),需要非常强大的片上网络(核间互联)来取代慢的要死的片间互联和更慢的 infinite band。这颗芯片就是为这种计算用途设计。目前顶尖的 GPU 有几千个运算核(流式运算器),他有 40 万个,是 80-100 倍。目前顶尖的 GPU 使用 4stack 的 HBM2 内存,带宽大概是 1024Gbps(1Tbps),而这个是 9Pbps(还是 9PByte/s),9000 倍。还有更加恐怖的内核间通讯带宽(这个应该归入片上网络 NOC,不知道是否应该和 PCIE4.0 相比)。总之,这颗芯片虽然特别,但是在特定用途上应该是极为强大的。

下面是对这颗芯片的一些猜想(最近没时间详细研究了)

不见得良率很低,因为肯定设计了很复杂的自测程序,能够屏蔽绝大部分的器件缺陷(通过隔离故障单元的方式)。

估计是一些对内存和互联带宽非常敏感的运算,可以看到了,他的带宽比目前最好的采用 TSV 封装内存的产品高 3 个数量级以上

这种芯片一般是采取了非常冗余的结构和复杂的自测机制,比如说他有 40 万个核,每个核都可以自己检测自己的功能,不正确就被屏蔽掉,根据一般的良率,40 万个核屏蔽掉 1 万个故障的核也没有问题。

我猜这个芯片有意思的地方应该是他的时钟树是如何设计的,我猜他是不是采用了异步电路等特殊的设计逻辑以及配套的 EDA 工具。我猜他的工作频率是比较低的(500MHz 以下),发热并不严重。大家应该注意到他的面积是 titan V 的 50 多倍,但是 titanV 的功耗 250 瓦,我估计他的单位面积功耗和 titanV 相当。

这么大的芯片封装怎么设计真是有意思啊,保守估计有几万个 PIN(估计是 WLCSP 封装了,应该是凸球),上万个电源和地,所以 15000W 的功率送进去倒是不存在问题,但是冷却?真是怕冷却不均匀,芯片自己裂开了啊

简单来说,传说可以让柯洁 9 子的各种 alpha go/master,他们说白了就是多层的超大矩阵(数组),为了通过学习生成这些矩阵,一般要用上万台高性能服务器(CPU+GPU),或者上千台 NPU 专用加速器进行运算,如果是服务器,可能要用到 10MW 左右的功率,用加速器可能可以减少到 0.1-1MW。而这一台仅仅只用 15kW,当前前提是他一颗就能比得上别人一万台…………

下面有人说未来家里的电磁炉智能比自己高。我猜测用这个芯片跑 master,让柯洁 3 颗子问题不大。

本来想邀请几个人回答的,结果刘看山推荐的都是处理器方面的答主,其实这事应该主要问 NPU 和 ML 方面的人士,问问他们 40 万个运算核,9PB 内存带宽,100PB 互联带宽在 ML 中意味着什么

扫描二维码下载知乎日报

支持 iOS 和 Android
二维码下载知乎日报
阅读更多 美联储再次宣布降息 25 个基点,会产生哪些影响? 下载 「知乎日报」 客户端查看更多